最近，名为Arrow Lake的Core Ultra 200S系列处理器代码已正式发布，其内部架构细节也被暴露出来。首次清楚地显示了该产品的主要布局，过程和区域。箭湖采用了chiplet（核心粒子）建筑设计，并分为四个主要模块，全部由TSMC制成。这也是这一系列产品几乎完全依赖于外部OEM来完成制造过程。计算瓷砖（计算模块）：采用TSMC N3B 3NM的过程，其区域为117.241平方毫米。 GPU瓷砖（核心显示模块）：基于TSMC的N5P 5NM过程构建，面积为23平方毫米。 SOC瓷砖（系统单元模块）：使用TSMC N6 6NM工艺，模块为86.648平方毫米。 IO瓷砖（输入和输出模块）：还使用TSMC N6 6NM工艺，面积为24.475平方毫米。此外，还有两个填充芯片拐角处的模块，主要用于结构支撑和包装适应，区域分别为2.5平方毫米和17.47平方毫米。所有模块均安装在基材上，即interposer。这是由Intel 16工艺和原始22FFL 22nm技术（P1227.1B）的升级版制成的，面积为302.994平方毫米。在计算模块中，您会发现八个性能核心（P核）和11个能量效率（E核）的布局。 E核分为四个簇，或者与P芯一起排列，并通过中央环总线（环代理）连接。每个P核心具有3MB L2缓存，每组四个E核共享4MB L2高速缓存。该部分分为三个部分：1.5MB，1.5MB和1MB，总计40MB。在3个缓存水平方面，每个P核和每个E核心组分别具有3MB，覆盖36MB。核心图形模块的设计继续前面到流星湖，仍然配备了四个带有炼金术师建筑的XE-LPG核心。每个核心都有八组双XVE计算引擎，并配备了一个级别和两个不同尺度的级别的水平。 SOC模块包含许多基本组件，例如NPU引擎的第三代，DDR5内存控制器，媒体和显示引擎，USB控制器以及支持PCIE 5.0 X4/X12的物理接口层。 IO模块执行相对简单的功能，主要为闪电4和各种PCIE接口提供支持，包括两个PCI Setse 5.0 X4物理层及其缓冲单元，一个PCIE 4.0 X8物理层集，以及用于应用程序的相关物理设计层，例如Lightning 4和输出显示。